Back فيريلوج (برمجة) Arabic Verilog Catalan Verilog German Verilog English Verilog Spanish Verilog Estonian وریلاگ Persian Verilog French Verilog HE Verilog Hungarian
| Paradigma | Strukturované programování |
|---|---|
| Autor | Phil Moorby, Prahbu Goel |
| První oznámení | 1984 |
| Poslední verze | IEEE 1364-2005 |
| Typová kontrola | statická, slabá |
| Ovlivněn jazyky | Pascal, Ada, C, Fortran |
| Ovlivnil jazyky | SystemVerilog, Verilog-AMS |
| Přípona souboru | .v, .vh |
Verilog je jazyk pro popis hardware (HDL), slouží pro modelování a návrh elektronických systémů. Jazyk (někdy nazývaný Verilog HDL) podporuje design, verifikaci a realizaci analogových, digitálních a smíšených signálových obvodů s různou úrovní abstrakce.
Návrháři Verilogu chtěli jazyk se syntaxí podobnou syntaxi programovacího jazyka C, poněvadž byl široce známý a kladně přijímaný. Jazyk má preprocesor jako C a hlavní klíčová slova (if/else, while aj.). Mechanismus formátování a priorita operátorů je taktéž podobná.
Jazyk se liší v některých základních bodech. Způsob definice konstant je rovněž rozdílný - je zapotřebí při jejich deklaraci přidat šířku v bitech. Verilog nemá složené datové typy (struktury), ukazatele ani rekurzivní podprogramy.